D-Wave, 듀얼레일 소거 큐비트용 2큐비트 얽힘 게이트 Nature 게재

연구 핵심: 듀얼레일 구조에서의 얽힘 게이트 구현

논문 제목은 "An entangling gate for dual-rail erasure qubits"로, 2큐비트 얽힘 게이트를 초전도 듀얼레일 소거 큐비트 구조 위에서 구현한 실험 결과를 담는다. 2큐비트 연산 충실도는 약 99.9%에 달했으며, 게이트 동작 시간은 약 500나노초로 측정됐다. 특기할 점은 이 고속·고충실도 동작 중에도 하드웨어 수준의 자체 오류 감지 기능이 보존된다는 사실이다.

듀얼레일 큐비트 아키텍처의 핵심 설계 원리는 오류 계층 구조를 유리하게 배열하는 것이다. 발생 빈도가 가장 높은 양자 오류가 동시에 가장 교정하기 쉬운 형태로 나타나도록 구조를 구성하며, 이번 연구는 2큐비트 연산 과정에서도 이 특성이 유지된다는 점을 실험적으로 입증했다.

오류 정정 효율과 Lambda 목표치

양자컴퓨팅 확장성의 주요 병목 중 하나는 논리 큐비트 하나를 보호하기 위해 투입해야 하는 물리 큐비트의 수다. D-Wave의 시뮬레이션에 따르면, 이번에 발표한 듀얼레일 구조는 오류 정정 단계를 한 단계 추가할 때마다 논리 오류율을 최대 10배 줄일 수 있다. 이 비율을 수치화한 지표가 Lambda이며, D-Wave는 Lambda 10을 자사 로드맵의 목표로 설정했다.

Lambda 값이 클수록 적은 수의 물리 큐비트로 동일한 신뢰도를 달성할 수 있어 내결함성 시스템 구현 비용과 복잡도를 낮추는 데 유리하다. 다만 현재의 Lambda 10 수치는 시뮬레이션에서 도출된 것으로, 실제 대규모 시스템에서의 검증이 남아 있다.

게이트 모델 로드맵과 사업 맥락

이번 발표는 D-Wave가 최근 공개한 게이트 모델 개발 로드맵의 일환이다. 해당 로드맵은 2032년까지 100논리 큐비트 시스템을 완성하고 그 위에서 100만 회 이상의 연산을 성공적으로 수행하는 것을 목표로 삼는다. 초전도 듀얼레일 아키텍처와 통합 극저온 제어 기술을 결합해 시스템 확장에 따른 오류 감지 효율을 높이는 것이 기술적 방향이다.

D-Wave 측은 이번 논문에서 시연된 얽힘 게이트가 이미 자사 게이트 모델 시스템에 통합되어 유사한 성능을 내고 있다고 밝혔다. D-Wave는 양자 어닐링과 게이트 모델 양쪽을 모두 제공하는 이중 플랫폼 전략을 유지하고 있으며, 이번 성과는 게이트 모델 사업 확장의 기술적 근거를 공개적으로 확보하려는 성격도 있다.

기술적 의미와 남은 과제

초전도 방식은 빠른 연산 속도가 장점으로 꼽히지만, 확장 가능한 내결함성 시스템에 요구되는 높은 충실도 달성은 여전히 난제로 남아 있었다. 이번 연구는 빠른 게이트 속도와 높은 충실도, 하드웨어 자체 오류 감지를 하나의 구조 안에서 동시에 달성했다는 점에서 기술적 진전으로 평가된다.

그러나 현 단계는 소규모 시스템에서의 초기 결과이며, 100논리 큐비트 규모 달성까지는 물리 큐비트 집적, 제어 전자 장치, 극저온 인프라 등 다양한 공학적 난제가 남아 있다. 경쟁사들 역시 각자의 오류 정정 접근 방식을 병행 연구하고 있어, 실용적 내결함성 시스템 경쟁은 여전히 진행 중이다.