펜실베이니아대, 상온 다이아몬드 레지스터서 단일 게이트 4큐비트 병렬 얽힘 시연

기존 순차 게이트 방식의 구조적 문제

고체 중심 스핀 레지스터에서 다중 큐비트 얽힘을 구현하는 전통적 방법은 중심 전자 스핀과 핵 스핀 메모리 큐비트를 쌍별 2큐비트 게이트로 순차 연결하는 방식이었다. 이 구조에서는 각 게이트 실행 시간이 누적될 뿐 아니라, 목표하지 않은 핵 스핀에도 원치 않는 위상 크로스토크가 쌓이는 문제가 발생한다. 4큐비트 얽힘을 완성하려면 약 145마이크로초의 시간이 필요했으며, 충실도 역시 0.69 수준에 머물렀다.

크로스토크를 병렬 게이트 자원으로 전환

UPenn 연구팀은 크로스토크를 억제하는 대신 이를 제어 자원으로 활용하는 역발상 접근을 택했다. XY8 동적 디커플링(DD) 시퀀스의 단위 펄스 간격과 반복 횟수를 정밀하게 조정함으로써, 약하게 결합된 복수의 핵 큐비트에 조건부 회전 연산을 동시에 수행할 수 있었다. 이 방법으로 질소-공공(NV) 센터의 중심 전자 스핀 1개와 주변 13C 핵 스핀 메모리 큐비트 3개를 단일 제어 시퀀스로 연결해 4큐비트 GHZ 상태를 생성했다. 게이트 실행 시간은 14.8마이크로초로, 이는 수직 초미세 결합 주파수(A⊥ ≈ 60 kHz)가 설정하는 물리적 상호작용 한계에 근접한 수치다.

충실도 향상과 실험적 검증

성능 면에서 병렬 단일 게이트 방식은 순차 방식을 전반적으로 앞섰다. 4큐비트 게이트 충실도는 기존 0.69(3)에서 0.92(4)로, 3큐비트 게이트 충실도는 0.77(3)에서 0.88(3)으로 향상됐다. 다중 양자 결맞음(MQC) 위상 증폭 측정을 통해 진성 4큐비트 얽힘임이 실험적으로 확인됐다. 무작위로 추출한 500개 약결합 중심 스핀 레지스터에 대한 통계 시뮬레이션에서는, 자연계에 존재하는 대다수 고체 레지스터 구성에서 이 병렬 얽힘 시퀀스가 구현 가능하다는 사실도 뒷받침됐다.

확장 가능성과 응용 전망

이 제어 기법은 다이아몬드 내 다른 컬러 센터인 SiV, ST1뿐 아니라 탄화규소(SiC)와 실리콘 내 결함 레지스터에도 적용할 수 있다고 연구팀은 밝혔다. 양자 오류 정정(QEC) 프로토콜, 양자 메모리 노드, 상온 양자 센싱 분야로의 응용이 검토된다. 논문, 실험 데이터(Zenodo), 오픈소스 시뮬레이션 코드(GitHub)는 모두 공개됐다.

의미와 한계

극저온 냉각 없이 상온에서 0.92 수준의 4큐비트 충실도를 달성했다는 점은 초전도 기반 플랫폼과 비교할 때 실용적 이점으로 평가된다. 다만 현 연구는 4큐비트 규모로 한정돼 있으며, 큐비트 수 확대 시 제어 복잡도 증가와 충실도 유지 가능성은 별도로 검증이 필요하다. 단일 중심 스핀 레지스터 구조 자체의 확장성 제약도 향후 과제로 남는다.