Iceberg Quantum·Diraq, 스핀 큐비트에 Pinnacle qLDPC 아키텍처 구현

qLDPC가 표면 코드보다 복잡하다는 통념에 반론

양자 저밀도 패리티 검사(qLDPC) 기반 아키텍처는 표면 코드보다 훨씬 복잡한 하드웨어를 요구한다는 인식이 일반적이었다. 이번 공동 연구는 그 전제를 실증적으로 재검토했다. Iceberg Quantum의 Pinnacle 아키텍처는 Diraq의 스핀 큐비트 플랫폼 위에서 표면 코드 방식과 비교해 하드웨어에 유의미하게 더 많은 부담을 주지 않으면서도 구현 가능한 것으로 나타났다.

수치 측면에서는 물리 큐비트 15만 개 기준으로 논리 큐비트 1,000개를 목표하며, 이는 Diraq이 자사 백서 'The Case for Silicon'에서 밝힌 수치와 일치한다. 특히 Pinnacle 논문에서 이론적으로 산출한 물리 큐비트 수와 하드웨어 특성을 반영한 추정치 사이의 오차가 5% 이내에 그쳐, 이론 모델과 실제 구현 간 정합성이 높음을 보여준다.

셔틀링 노이즈 제어가 설계의 핵심

스핀 큐비트 구현에서 가장 어려운 기술적 과제는 큐비트 이동, 즉 셔틀링 과정에서 발생하는 오류 누적이었다. Pinnacle은 비지역적 연결성을 필요로 하는 구조이나, 모듈형 처리 블록 단위로 설계돼 있어 비지역 연결이 장치 전체가 아닌 블록 내부로 한정된다. 연구팀은 이 구조적 특성을 이용해 셔틀링 거리를 최소화하고, 각 블록 내부의 오류정정 코드·회로·셔틀링 스케줄을 최적화했다. 그 결과 셔틀링에서 비롯되는 오류 기여분이 물리 게이트 등 다른 오류 원인과 유사한 수준으로 수렴했고, 셔틀링 의존 노이즈를 포함한 수치 시뮬레이션에서도 실용적 양자 계산에 충분한 논리 성능이 확인됐다.

NVIDIA CUDA-Q Logical의 역할

이번 협업에서 NVIDIA CUDA-Q 플랫폼에 새로 추가된 Logical 계층이 핵심 컴파일 인프라로 활용됐다. 이 계층은 논리 회로 수준의 명세를 하드웨어 물리 연산 수준까지 전체 경로로 컴파일하는 기능을 제공한다. 덧셈기 회로 등 주요 논리 기본 연산의 엔드투엔드 컴파일이 시연됐으며, 서로 다른 논리 알고리즘과 대상 장치 조합에 대한 풀스택 자원 추정도 가능하다. 플랫폼이 특정 하드웨어에 종속되지 않는 구조여서 향후 다른 하드웨어 플랫폼으로의 확장도 가능하다.

의미와 현재 한계

이번 발표는 실제 하드웨어 제작 전 단계에서 이론적 아키텍처와 실제 하드웨어 제약 조건 간 정합성을 사전에 검증하는 공동 설계(co-design) 방식의 유효성을 보여주는 사례다. 다만 현 결과는 시뮬레이션 및 컴파일 수준의 검증이며, 실제 Diraq 소자 위에서의 실험적 구동을 의미하지는 않는다. 논리 큐비트 1,000개 규모의 동작을 물리 장치에서 실증하기까지는 여러 단계가 남아 있다. Iceberg Quantum은 Pinnacle 후속 버전을 통해 논리 효율을 추가로 향상시킬 계획임을 밝혔다.