QC Design·NVIDIA, 논리층-물리층 연결한 내결함성 QEC 시뮬레이션 워크플로 공개

통합의 배경: 논리층과 물리층의 오랜 단절

내결함성 양자컴퓨팅(FTQC) 개발 생태계에서 논리 알고리즘 컴파일 도구와 실제 소자 물리 모델링 도구는 각기 다른 가정 아래 독립적으로 발전해 왔다. 그 결과 논리 성능 평가는 실제 하드웨어 오류를 충분히 반영하지 못하는 이상화된 파울리(Pauli) 잡음 모델에 의존하는 경우가 많았고, 이를 기반으로 한 자원 추정치와 아키텍처 결정은 현실과 괴리될 위험이 있었다. 이번 통합은 그 구조적 간극을 해소하기 위한 시도다.

두 플랫폼의 역할과 결합 구조

NVIDIA CUDA-Q Logical은 개발자가 내결함성 연산 단위로 고수준 양자 프로그램을 표현하고, 다양한 양자 오류정정(QEC) 코드 및 시스템 아키텍처에서 일관된 작업 부하 정의와 지표로 이를 평가할 수 있는 개방형 논리 레이어다. QC Design의 Plaquette는 소자별 잡음 모델을 컴파일된 논리 프로토콜에 적용해, 물리적 결함이 격자 수술 등의 연산을 통해 어떻게 전파되는지를 시뮬레이션한다. 두 레이어를 단일 설계 워크플로로 연결함으로써 논리층의 설계 선택이 물리 성능에 미치는 영향을 직접 추적할 수 있게 된다.

초기 시연 결과: 낮은 누설률도 임계값을 크게 변화시킨다

초기 시연에서는 표면 코드(surface code) 논리 큐비트 두 개 사이의 격자 수술 CX 게이트를 비파울리 잡음 조건에서 분석했다. 2-큐비트 얽힘 게이트에서 0.2%에 불과한 누설 비율이 회로 잡음 임계값을 약 60% 낮추는 것으로 확인됐다. 수치 자체는 작아 보여도 내결함성 아키텍처의 실행 가능성에 관한 판단을 근본적으로 뒤집을 수 있음을 보여주는 결과다. 누설 외에도 결맞음 오류(coherent error)나 셔틀링 오류 등 비파울리 잡음이 현실 하드웨어에서 논리 성능에 미치는 영향을 조기에 정량화할 수 있다는 점이 이 통합의 핵심 가치다.

산업적 함의와 남은 과제

이 통합이 제공하는 가장 실질적인 효용은 FTQC 로드맵 수립 시 데이터 기반의 자원 추정치를 확보할 수 있다는 점이다. 반도체 설계 분야에서 이미 통합 설계 워크플로가 표준화된 것처럼, 양자 하드웨어 개발에도 유사한 방식의 환경이 갖춰지는 방향으로의 진전이라 볼 수 있다. 다만 이번 결과는 특정 게이트 유형과 잡음 모델에 한정된 시뮬레이션 단계 시연이며, 초전도체·이온 트랩·중성 원자 등 다양한 하드웨어 플랫폼과 오류 시나리오에 대한 광범위한 검증은 여전히 과제로 남아 있다.