Xanadu·AMD, PennyLane용 오픈소스 이종 양자-고전 프레임워크 'Backline' 공개

공개 배경: 양자-고전 데이터 병목 문제

양자 컴퓨팅의 실용적 운용에서 QPU와 고전 제어 하드웨어 사이의 통신 지연은 오랜 병목으로 지목돼 왔다. 물리 큐비트가 결맞음을 잃기 전에 오류 정정 신호를 전달하려면 수 마이크로초 수준의 왕복 시간이 요구된다. Xanadu(NASDAQ/TSX: XNDU)와 AMD(NASDAQ: AMD)는 이 문제에 대응하기 위해 Backline을 개발했으며, 2026년 9월 10일 오픈소스로 공개했다.

지연 시간 성능과 핵심 기술 구조

Backline은 CPU 기반 루프에서 평균 2.3μs, GPU 기반 루프에서 평균 4.4μs의 엔드-투-엔드 왕복 지연을 달성한다고 밝혔다. 이를 위해 RoCE v2 프로토콜을 통한 RDMA(원격 직접 메모리 접근)를 채택하고, libibverbs 제로카피 사용자 공간 메모리를 활용해 Linux 커널 문맥 전환 오버헤드를 우회한다. 그 결과 Python 기반 신드롬 디코더가 FPGA 컨트롤러로부터 측정값을 수신하고 게이트 보정 신호를 발행하는 전 과정이 엄격한 실행 예산 내에 완료된다.

AMD 하드웨어 생태계 통합 구조

Backline의 하드웨어 계층은 세 단계로 구성된다. QPU 컨트롤러 단에는 AMD Versal™ VPK120 적응형 FPGA와 ERNIC™ RDMA IP 코어가 배치되어 서브마이크로초 실시간 로직을 처리한다. 디코딩 연산 단에는 AMD Instinct™ GPU(MI200/MI300)와 AMD EPYC™ 및 Threadripper™ CPU가 실시간 QEC 커널을 담당한다. 네트워크 전송 단에는 AMD Pensando™ SmartNIC와 RoCE v2가 적용된다. 주목할 점은 전용 ASIC이나 특수 공유 메모리 서버 없이 AMD EPYC™ 같은 범용 서버 프로세서만으로도 단일 자릿수 마이크로초 피드백 루프가 가능하다는 주장이다. 이를 통해 표준 워크스테이션에서 프로토타이핑을 시작한 뒤 엔터프라이즈급 GPU·FPGA로 점진적으로 확장하는 개발 경로가 열린다.

Python 통합 워크플로와 Catalyst 컴파일러

기존에는 FPGA 저지연 제어에 하드웨어 기술 언어(HDL)가 불가피했다. Backline은 이를 통합 Python 워크플로로 대체한다. 개발자는 Triton 라이브러리를 이용해 7큐비트 Steane 코드용 룩업 테이블 디코더 등 맞춤형 디코더를 PennyLane 환경 내에서 직접 작성·컴파일할 수 있다. Xanadu의 Catalyst 컴파일러는 Python 코드를 MLIR 다이얼렉트로 변환하고 연결된 하드웨어 노드에 자동 분산 실행하여, 전환 비용과 독점 소프트웨어 종속 문제를 제거한다.

지원 QPU 모달리티와 한계

Backline은 상온 광자, 초전도 회로, 중성 원자, 이온 포획 방식 등 다양한 QPU 유형을 지원 대상으로 명시한다. 이번 오픈소스 공개는 Xanadu의 내결함성 광자 하드웨어 로드맵과 직결되며, 동시에 학술 연구실 및 기업 엔지니어링 팀에 표준화된 제어 스택을 제공하는 목적도 갖는다. 다만, 발표된 지연 시간 수치는 AMD 자체 하드웨어 구성에서 측정된 값이며, 실제 다양한 QPU 환경 및 이종 벤더 조합에서의 성능 검증은 아직 독립적인 실증이 필요하다.