C12, 탄소나노튜브 스핀큐비트 기반 결함허용 양자컴퓨터 로드맵 공개

4세대 프로세서 계획: 2027~2033

C12는 고대 그리스 신화 속 인물에서 이름을 딴 4세대 프로세서 라인업을 제시했다. 첫 번째인 Aïdôs는 2027년 출시 예정으로, 물리적 큐비트 16개를 묶어 논리 큐비트 1개를 구현하는 것이 목표다. 게이트 속도는 마이크로초 이하 수준을 유지한다.

2030년 예정인 Zélos 세대에서는 물리적 큐비트를 236개로 늘리고 논리 큐비트 8개를 구성하며, 논리 오류율을 약 10⁻⁵까지 낮춘다. 이 세대부터 칩렛 패키징, 극저온 전자회로, 완전 디지털 제어 신호, 온칩 큐비트 바이어스 어레이, 다중화 판독 기술이 적용된다.

2032년의 Styx는 Zélos의 칩렛 단위를 반복 복제하는 모듈형 구조로 물리적 큐비트 8,500개, 논리 큐비트 128개 이상을 목표로 하며 논리 오류율은 10⁻⁶으로 설정된다. 2033년의 최종 세대 Panopeia는 Styx 모듈을 조합해 물리적 큐비트 10만 개 이상, 논리 큐비트 약 800개를 하나의 극저온 장치에 구현하고 논리 오류율을 10⁻⁷까지 낮추는 것을 목표로 한다. 시스템 전체 설치 면적은 17㎡이며, 큐비트당 전력 소모는 1와트 미만을 유지한다는 계획이다.

탄소나노튜브 스핀큐비트: 기술적 배경

C12의 핵심 차별점은 초순수 탄소-12 나노튜브를 이용한 스핀 큐비트 플랫폼이다. 탄소나노튜브는 전기 신호가 흐르는 1차원 경로를 거의 이상적으로 제공하기 때문에 반도체 소자 수준의 빠른 게이트 동작과 균일한 큐비트 제어가 가능하다는 것이 회사의 설명이다. 또한 외부 잡음에 대한 차단 특성이 양호해 오류 정정 설계에 유리하다고 본다.

아키텍처 차원에서는 양자 버스를 통한 큐비트 존 내 전체 연결성(all-to-all connectivity)과 칩렛 기반 3D 집적을 통한 모듈 복제 방식을 채택했다. 소재 합성부터 나노 공정, 시스템 설계까지 파리 중심부 자체 연구소에서 일관 개발한다.

큐비트 수보다 아키텍처가 핵심

이번 로드맵의 방향성은 단순한 물리적 큐비트 숫자 경쟁에서 탈피해, 재현 가능한 제조, 확장 가능한 인터커넥트, 현실 배포 가능한 시스템 설계에 초점을 맞춘다는 점에서 주목된다. 실제로 Panopeia의 물리·논리 큐비트 비율(약 125:1)은 오류 정정 오버헤드가 여전히 크다는 현실을 반영한다.

현황과 한계

C12는 현재까지 2,500만 유로 이상의 지분 투자를 유치했으며 60명 이상의 인력을 보유하고 있다. 그러나 공개된 로드맵은 계획 수치이며, 특히 Aïdôs 이후 단계는 아직 검증되지 않은 중장기 목표다. 탄소나노튜브 스핀 큐비트는 초전도 큐비트나 이온트랩 방식보다 성숙도 측면에서 선행 사례가 제한적이므로, 각 단계 목표치의 실현 가능성은 향후 실험 결과에 따라 평가가 달라질 수 있다.