HRL 연구소, 18큐비트 실리콘 스핀 QPU 자율 운용 시연

기술 개요: 실온 제어 장치를 크라이오스탯 안으로

기존 양자컴퓨터 시스템은 큐비트 제어 신호를 실온 전자기기에서 생성해 극저온 환경으로 전송하는 구조를 취한다. 이 방식은 물리적 배선 수 증가와 그에 따른 열 유입 문제로 인해 큐비트 수를 확대하기 어렵다는 근본적 한계를 안고 있다. HRL은 이 병목을 해소하기 위해 7천만 트랜지스터 규모의 130nm RF-CMOS 제어 칩을 4K 환경에 배치했다. 이 칩은 150개의 시변 제어 파형을 혼합 챔버까지 직접 전달하며, 소비 전력은 3.5W 미만, 큐비트 측 열 부하는 10마이크로와트 이하로 유지된다. 그 결과 전자 온도는 150밀리켈빈 수준을 안정적으로 유지했다.

소자 구조와 제조 공정

QPU의 핵심은 200mm 동위원소 강화 실리콘-게르마늄 웨이퍼 위에 제작된 54개 양자점 배열이며, 이를 교환 전용(exchange-only) 방식으로 구성하면 최대 18큐비트를 구현할 수 있다. 4K 제어 로직과 밀리켈빈 큐비트 사이의 열 차단 문제는 니오붐-폴리이미드 복합 소재 기반의 296채널 초전도 리본 케이블로 해결했다. 특히 이 공정이 표준 상업용 반도체 생산 라인에서 수행 가능하다는 점은 제조 확장성 측면에서 중요한 의미를 지닌다.

오류율과 오류 정정 성능

단일 큐비트 게이트 오류율은 1.7×10⁻⁴, CNOT 얽힘 게이트 오류율은 3.5×10⁻³이며, 재현 가능한 최저 2큐비트 오류율은 9×10⁻⁴로 측정됐다. 이는 이전 교환 전용 실리콘 스핀 연구 대비 오류 규모를 한 자릿수 줄인 결과다. 전하 잡음(charge noise)은 이전 게이트 전극 설계 대비 10분의 1로 감소했고, 게이트 실행 시간은 1마이크로초 이하로 단축됐으며 전하 잡음에 의한 게이트 오류 기여도는 0.02%까지 낮아졌다.

오류 정정 측면에서는 distance-3 및 distance-5 반복 코드에서 자율 신드롬 추출을 수행했고, distance-5 코드에서 오류 억제 스케일링 계수 Λ5/3 = 4.7을 달성했다. 또한 6개의 물리 큐비트에 [[4,2,2]] 양자 오류 검출 코드를 적용해, 신드롬 측정 후선택 조건하에서 3회 연속 신드롬 추출 라운드 동안 논리 큐비트 충실도를 95%로 유지했다.

산업적 맥락과 향후 전망

이번 성과는 IBM이 HRL Laboratories 인수를 최종 합의 단계에서 추진 중인 시점에 발표됐다. 극저온 CMOS 및 실리콘 스핀 지식재산권이 IBM의 내결함성 양자 하드웨어 로드맵과 연계될 가능성이 있다. 다만 현재 시연은 18큐비트 규모이며, 실제 내결함성 연산에 필요한 수천~수만 큐비트 수준으로 이 구조를 확장하는 과제는 여전히 남아 있다. 소비 전력, 상호 연결 밀도, 수율 문제가 대규모 집적화 과정에서 어떻게 다뤄질지가 후속 과제로 꼽힌다.